你好riple：
正如你所说的那样，我对于ALTERA提供的时序约束工具一直比较头疼。我采取的约束办法一般是用时钟的下降沿去采样前一级寄存器的输出，前一级寄存器为该同步时钟的上升沿使能输出。这样用，对于一般小工程的功能来讲一直也没有什么问题。
我想问的是：这样做是不是真的不存在什么问题呢，还是我没有发现？清高人指点。
我最近也再通过你的博文来学习Timer Quest。
如果方便的话能加我QQ吗，669090580.
我一般都是采用同步时钟，一会用上升沿，一会用下降沿，效果好么？Altera的约束也用过，包括那个区域锁定技术，但是感觉用起来还是比较麻烦，而且效果也不明显，有本书（Altera FPGA CPLD设计高级篇）有说明，里面的例子，采用优化后，时钟频率也没有提高多少。我觉得，还是从设计入手比较好，要是设计有缺陷，单纯靠约束，很不可取，而且每次编译的结果也不稳定。